`timescale 1ns / 1ps

module test_mul16;

	reg [15:0] io, il;
	wire [31:0] prod;
	
	mul16 dut(io, il, prod);
	
initial
	begin
	
		io = 5;
		il = 10;
		#50;
		io = 2;
		il = 3;
		#50;
		io = 35;
		il = 2;
		
		
	end
	
endmodule
